贝博体育◈★ღ✿。ballbet中国官网◈★ღ✿。半导体保险元件◈★ღ✿，半导体龙头股◈★ღ✿！在过去的十年中◈★ღ✿，台积电的运作节奏相当稳定◈★ღ✿。该公司于2019年3月开始生产其最新节点5纳米的风险产品◈★ღ✿。只要COVID-19不会中断运营◈★ღ✿，预计5纳米将在第二季度（可能在4月或5月）左右逐渐增加◈★ღ✿。本文从包括Arm Techcon 2019◈★ღ✿、第65届IEEE IEDM会议和ISSCC 2020在内的许多地方获取其信息◈★ღ✿。但让我们也有些失望的是◈★ღ✿，尽管该论文具有重要意义◈★ღ✿，但台积电的IEDM论文缺乏实质性内容◈★ღ✿，这并不符合我们对IEDM会议质量的期望◈★ღ✿。

　　台积电尚未透露N5节点的确切设备尺寸◈★ღ✿，因此我们将坚持自己的估计◈★ღ✿。我们目前的估计仍然是48 nm的多晶硅节距（poly pitch）和30 nm的金属节距（metal pitch）◈★ღ✿。这些尺寸得出的器件密度估计为171.3 MTr /mm◈★ღ✿。而根据台积电在IEDM上的报告◈★ღ✿，5nm的密度比该公司自己的N7节点提高了1.84倍◈★ღ✿，但根据我们的估算◈★ღ✿，这个数字为1.87倍◈★ღ✿，两者相当接近◈★ღ✿。自台积电（TSMC）逐步扩展其7纳米节点以来BALLBET全站app◈★ღ✿，正好在4月份就标志着这一增长◈★ღ✿。令人印象深刻的是◈★ღ✿，这距离该公司在16nm推出其首款FinFET器件还不到5年◈★ღ✿。从N16到N5◈★ღ✿，台积电目前正以摩尔定律2x / 2年的速度推出生产节点◈★ღ✿，这实际上快于历史趋势线◈★ღ✿。

　　在IEDM论文的其中一张图中◈★ღ✿，TSMC展示了图案化EUV的保真度（patterning fidelity）◈★ღ✿。很难说我们能在多大程度上依靠他们在IEDM的介绍◈★ღ✿，但是如果我们假设此处的最小金属间距约为30 nm◈★ღ✿，则单元高度约为6T（与N7相同）◈★ღ✿，这是可行的达到约180 nm的cell高度◈★ღ✿，高密度的cell很可能是2 + 2 yielding 的8 Fin Cell◈★ღ✿，但是如果COAG表示单鳍隔离◈★ღ✿，则N5可能是7Fin的高度◈★ღ✿。换句话说◈★ღ✿，鳍间距（fin pitch）可能为25-26 nm◈★ღ✿。台积电确实提到有一个使用3 Fin的HPC Cell◈★ღ✿。如果我们假设25 nm FP◈★ღ✿，则HPC Cell的高度为225 nm或7.5T（也与N7相同）◈★ღ✿。

　　总体而言◈★ღ✿，台积电N5是一种高密度◈★ღ✿，高性能FinFET工艺济公活佛4◈★ღ✿，专为移动SoC和HPC应用而设计◈★ღ✿。Fab 18在台湾南部科学园区的公司新的12英寸GigaFab工厂中◈★ღ✿，Fab广泛使用了EUV工艺◈★ღ✿。台积电表示◈★ღ✿，其5纳米工艺比其7纳米节点的密度高1.84倍◈★ღ✿。台积电还优化了模拟器件◈★ღ✿，实现了大约1.2倍的扩展◈★ღ✿。在IEDM上BALLBET全站app◈★ღ✿，Geoffrey Yeap报告说◈★ღ✿，对于由60％逻辑济公活佛4◈★ღ✿，30％SRAM和10％模拟/ IO组成的典型移动SoC◈★ღ✿，他们预计将采用5 nm技术◈★ღ✿，能够将die的尺寸减少35％到40％◈★ღ✿。

　　从设备功率和性能的角度来看◈★ღ✿，TSMC表示◈★ღ✿，在等功率情况下◈★ღ✿，设备的速度提高了15％◈★ღ✿，或者在相同速度下◈★ღ✿，其功耗降低了30％◈★ღ✿。这些数字与先前报告的一致◈★ღ✿。

　　N7随附的超LVT（uLVT）之外◈★ღ✿，还有一个新的极限LVT（eLVT）济公活佛4◈★ღ✿，这可以将速度提高15％到25％◈★ღ✿。此外◈★ღ✿，与标准N5 Cell相比◈★ღ✿，我们上面提到的HP Cell变体可以以密度代价◈★ღ✿，将性能再提高10％济公活佛4◈★ღ✿。

　　台积电强调在此过程中广泛使用EUV◈★ღ✿。值得指出的是◈★ღ✿，这实际上是台积电第一个基于“主要” EUV的节点◈★ღ✿。台积电N7和N7P节点是基于DUV的◈★ღ✿。台积电的第一个生产EUV流程是N7 +◈★ღ✿，但该节点实际上是一个孤立节点◈★ღ✿，与先前的节点不兼容◈★ღ✿，除了返回该节点之外◈★ღ✿，没有明确的迁移路径◈★ღ✿。另一方面◈★ღ✿，对于大多数客户而言◈★ღ✿，N5被设计为从N7迁移的主要途径◈★ღ✿。台积电表示◈★ღ✿，在切割◈★ღ✿，接触济公活佛4◈★ღ✿，过孔和金属线层以上的EUV层来替代至少4倍的浸没层◈★ღ✿。这是将其基于EUV的N5节点与利用多重模式的假设N5节点进行比较得出的结果◈★ღ✿。

　　台积电在IEDM上展示了一张图表◈★ღ✿，报告说◈★ღ✿，与以前的工艺相比◈★ღ✿，N5首次使用更少的掩模◈★ღ✿。与基线相比◈★ღ✿，测量出图中条形的高度◈★ღ✿，N10使用的mask增加了1.31倍◈★ღ✿，N7使用的mask增加了1.45倍◈★ღ✿，而N5使用的mask增加了1.35倍◈★ღ✿。如果N5是基于多图案DUV的工艺◈★ღ✿，则掩模数量将激增至1.91倍◈★ღ✿。换句线个掩模◈★ღ✿，7 nm约需要87个掩模◈★ღ✿，而5 nm则返回到81个掩模◈★ღ✿。如果没有EUV◈★ღ✿，则在5nm的时候需要115个掩模◈★ღ✿。他们没有给出与N7 +的比较◈★ღ✿，但我们估计它与10 nm的掩模数量相当◈★ღ✿。

　　为了改善驱动电流◈★ღ✿，台积电为其5纳米FinFET器件引入了高迁移率通道（HMC）◈★ღ✿。台积电（TSMC）尽一切努力避免详细说明该通道的实际属性（每个相关的问题都被重言式所使用◈★ღ✿：“那些知道◈★ღ✿，知道”的人）◈★ღ✿。但试图隐藏这样的通用信息是徒劳的◈★ღ✿，我们希望TechInsights在产品开始发货后的几个月内发布该信息◈★ღ✿。我们相信台积电正在为pMOS器件采用SiGe通道◈★ღ✿。据我们所知◈★ღ✿，这大约由37％的Ge组成◈★ღ✿。台积电表示◈★ღ✿，与同等的Si finFET相比◈★ღ✿，HMC的性能提高了18％◈★ღ✿。下面显示了全应变HMC晶格的TEM◈★ღ✿。

　　台积电表示◈★ღ✿，它已在其N5工艺中加入了许多定标助推器◈★ღ✿。有趣的是◈★ღ✿，台积电称它们为“智能超扩展功能”（smart hyper scaling features）◈★ღ✿，这是英特尔以前使用的营销术语◈★ღ✿。台积电称之为“唯一扩散终止”（“unique diffusion termination）的第一个助推器◈★ღ✿。我们认为◈★ღ✿，这是指cell边界处某种形式的单个扩散破坏◈★ღ✿。此外◈★ღ✿，TSMC还增加了在有源区（COAG）上降低栅极接触的能力◈★ღ✿。而英特尔先前在其10纳米节点上引入了这两项功能◈★ღ✿，并将其作为“超扩展功能”的一部分◈★ღ✿。

　　台积电（TSMC）表示◈★ღ✿，尽管间距趋于严峻◈★ღ✿，但金属线保持相对相似◈★ღ✿。台积电表示◈★ღ✿，这是通过“使用EUV图案◈★ღ✿，创新的按比例缩放的势垒/衬垫◈★ღ✿，ESL / ELK电介质和铜reflow来实现的◈★ღ✿。” 改进意味着互连RC相对于N7不会像N7相对于N16那样恶化◈★ღ✿。

　　台积电公布了两个6T SRAM变体◈★ღ✿：一个高性能单元和一个高密度单元◈★ღ✿。高性能Cell为0.025 m◈★ღ✿，而高密度Cell为0.021 m◈★ღ✿。在绝对占位面积和它们各自类别中◈★ღ✿，这两个单元都是迄今为止最密集的SRAM单元◈★ღ✿。换句话说BALLBET全站app◈★ღ✿，即使是高性能SRAM单元◈★ღ✿，其密度也比迄今为止报道的所有其他正在生产的SRAM cell都要高◈★ღ✿。

　　以前BALLBET全站app◈★ღ✿，我们假设辅助电路的占比约为30％◈★ღ✿，这估计约有32 Mib /mm的缓存BALLBET全站app◈★ღ✿。与N7的24.7 Mib /mm相比◈★ღ✿，增加了30％◈★ღ✿。在ISSCC 2020上◈★ღ✿，台积电展示了带有135 Mib HD SRAM和附加IP的测试装置◈★ღ✿。他们报告的HD Cell密度确实与我们的估计相符◈★ღ✿。显示了HD SRAM阵列的Shmoo图◈★ღ✿，其中将其用作高性能L1高速缓存◈★ღ✿。他们能够在0.85 V的电压下达到4.1 GHz◈★ღ✿。仔细观察该图可以发现◈★ღ✿，如果将电压提高至0.9 V◈★ღ✿，则可以超过4.2 GHz◈★ღ✿。

　　在最近的两个节点中◈★ღ✿，TSMC的执行非常出色◈★ღ✿。自从其16 nm节点以来◈★ღ✿，每个过程节点的扩展速度都比其前身更快◈★ღ✿。N7是该公司最快的斜坡节点◈★ღ✿，有史以来最快的缺陷密度降低◈★ღ✿。台积电表示◈★ღ✿，它希望其N5节点的速度更快◈★ღ✿。5纳米工艺于2019年3月进入风险生产◈★ღ✿。该工艺有望在今年第二季度（可能在4月或5月）加速进行◈★ღ✿。如果增加速度◈★ღ✿，这将是晶体管密度和SRAM密度方面最密集的节点——超越三星和英特尔◈★ღ✿。三星5纳米仅比其7纳米稍密集◈★ღ✿，与台积电的5纳米相比没有竞争力◈★ღ✿。三星的下一个飞跃是其3纳米节点◈★ღ✿。英特尔很可能会凭借其7纳米节点获得密度领先优势◈★ღ✿，但是BALLBET全站app◈★ღ✿，该节点要到明年下半年才会推出-落后1.5年◈★ღ✿。

　　台积电（TSMC）5纳米节点将在Fab 18上投入生产◈★ღ✿，新的12英寸EUV GigaFab将分三期建设◈★ღ✿。第一阶段于2018年初完成BALLBET全站app◈★ღ✿，这是5纳米工艺的开始◈★ღ✿。第二阶段在稍晚些时候开始◈★ღ✿，预计也将在2020年投入量产济公活佛4◈★ღ✿。第三阶段的最后阶段于2019年开始◈★ღ✿，计划于2021年投入量产◈★ღ✿。Fab18还将成为其3纳米工艺的未来工厂济公活佛4◈★ღ✿，该工艺计划于2022年进行◈★ღ✿。

　　除了制程技术本身◈★ღ✿，台积电还在封装方面开展工作◈★ღ✿。CoWoS是公司当前的主要2.5D技术◈★ღ✿。台积电最近宣布推出2倍标线（reticle）CoWoS◈★ღ✿，其HBM带宽高达2.7 TB / s◈★ღ✿，特别针对5纳米节点进行了优化◈★ღ✿。将来◈★ღ✿，它将扩展到3x光罩和最多8个HBM堆栈◈★ღ✿。台积电还宣布了SoIC封装◈★ღ✿，这是该公司的3D堆叠封装技术◈★ღ✿。